2024年半导体封装材料行业深度报告：后摩尔时代，国产材料助力先进封装新机遇

 后摩尔时代，先进封装成为主流技术路线发展方向

1.1 摩尔定律放缓步伐，开发先进制程成本高企

物理性能接近极限，摩尔定律放慢至 3 年。根据摩尔定律，集成电路上可容纳的 晶体管数量每隔 18 个月-2 年就会翻一番，即“处理器性能约在每两年增加一倍， 但同时价格下降为先前一半”。随着制造工艺的提升，集成电路的晶体管尺寸从微 米级降至纳米级，集成度从几十个晶体管增加到数十亿晶体管。然而，物理尺寸 缩小濒临极限带来的量子隧穿效应、原子级加工工艺等问题成为制约摩尔定律延 续的重要因素，并且每代工艺之间的性能提升幅度越来越小。与历史速率相比， 一个完全规模工艺节点的更新周期已经从 18 个月逐渐延长。英特尔 CEO 基辛格 表示“摩尔定律”的节奏正在放缓至三年。

开发先进制程成本高企，投入产出比低。从 16nm/14nm 节点开始，集成电路设计 和制造成本高速提升，根据 IBS 数据，设计一颗 5nm 芯片，需要 4.49 亿美元，而 3nm 芯片需要 5.81 亿美元，2nm 高达 7.25 亿美元。而半导体工艺技术发展带来的 芯片在密度、性能和功耗方面的优化效果不再显著。以台积电为例，其提升至 7 nm 节点时，晶体管数量提高到 1.84 倍，在相同的速度下功耗降低 30%.，而 5 nm工艺在相同的功耗下，速度却只能提高 15%。同时半导体制造代工厂随着制程的 提升数量越来越少，10nm 及以下节点的制造能力仅台积电、英特尔、三星等公司 具备，其产能相对有限，小体量客户很难排上。

1.2 先进封装技术超越摩尔定律

超越摩尔定律，先进封装大有可为。后摩尔定律时代，集成电路有三大发展方向， More Moore（深度摩尔），More than Moore（超越摩尔）和 Beyond CMOS（新器 件）。More Moore 延续缩小 CMOS 的整体思路，在器件结构、连接导线、高介质 金属栅、架构系统等方面进行创新研发，从而延续摩尔定律，提升芯片性能。More than Moore 采用先进的封装技术将处理、模拟/射频、光电、能源、传感等使用高 速接口集成在系统内，进行系统级封装以实现系统性能的提升。Beyond CMOS 则 是使用 CMOS 以外的新器件提升集成电路性能。

在芯片前道工艺技术节点受限的情况下，先进封装技术通过优化芯片间互连，在 系统层面实现算力、功耗和集成度等方面的提升，是突破摩尔定律的关键技术方 向。

1.3 美国加码先进封装，国内技术追赶还需时间

美国政府加码扶持本土先进封装研发。2023 年 11 月 20 日，美国商务部下属国家 标准与技术研究所（NIST）发布国家先进封装制造计划（NAPMP）愿景文件，资 金总额约 30 亿美元，2024 年初将开启首批资助通道，补贴领域为封装材料与基 底。NAPMP 是基于美国《2022 芯片与科学法案》设立的研发补贴项目之一，该 法案将为本土的半导体产业提供资金补贴以及税收优惠等政策。2024 年 2 月 1 日， CHIPS 研究与开发办公室进一步提供约 3 亿美元的资金，以建立和加速先进封装 基板和基板材料的国内产能。

中国封装行业起步晚，技术路线仍需追赶国际厂商。按照是否焊线，封装工艺分 为传统封装与先进封装。根据毕克允的《中国半导体封装业的发展》，全球集成电 路封测行业可划分为五个发展阶段，自第三阶段起的封装技术统称为先进封装技 术。当前，中国封装企业大多以第一、二阶段的传统封装技术为主，例如 DiP、 SOP 等，产品定位中低端；而全球封装主流技术处于以 CSP、BGA 为主的第三阶 段，并向倒装焊封装（FC）、芯片上制作凸点（Bumping）为代表的第四阶段和第 五阶段封装技术发展。

2 封装工艺：先进封装的起点

2.1 主要先进封装工艺介绍

Bump，RDL，TSV，Wafer 为先进封装的四要素，具备任意一个均可以被称为先 进封装。Bump 能够互联界面和缓冲应力，RDL 使 XY 平面的电气延伸，TSV 让 Z 轴的电气延伸，Wafer 则作为集成电路的载体以及 RDL 和 TSV 的介质和载体不 断扩大。 为满足高密度，小型化的需求，从趋势上看，Bump 大小和间距会越来越小，直至 消失。Hybrid Bonding 技术可以在不使用 Bump 的基础上直接进行键合。RDL 的 线宽/线间距（L/S）也是不断缩小。Wafer 则是不断扩大，从 6 寸、8 寸直至 12 寸。 TSV 的纵深比提高的同时，通孔的直径与间距也在不断变小。

2.1.1 凸点（Bump）：先进封装演化的基础

凸点是指定向生长于芯片表面，与芯片直接或间接相连接的具有导电特性的凸起 物。在先进封装中，有源面上有凸点电极的芯片向下放置，直接与封装基板/基板 布线层进行键合，而凸点代替传统封装中的引线，起到电互连、热传递和机械支 撑的作用。凸点技术起源于 IBM 在 20 世纪 60 年代开发的“可控坍塌芯片连接技 术”，现仍然是面积阵列封装的关键技术，广泛应用于球栅阵列封装（BGA），芯 片尺度封装（CSP）和倒装芯片封装（FCP）等中高端芯片封装领域中。

电镀法是普遍使用且工艺成熟的凸点制作方法。凸点的制作方法有两类，其一是 以植球法为代表的通过专用设备将预成型精密焊球放置在基板上特定位置来形成 凸点，其二是以电镀法为代表的凸点阵列直接制备法。电镀工艺一致性高且能与 IC、微机电系统工艺兼容，故能用于批量生产不同规格芯片的不同材料凸点。但 电镀法需要控制电镀液的组成成分含量来改变焊料合金的成分，并且工序相对复 杂，要在凸点存在状态下进行种子层刻蚀。

凸点按照材料分可以分为以单质金属凸点为代表的铜柱凸点、金凸点、镍凸点、 铟凸点等，和以锡基为代表的焊料凸点、聚合物凸点等。金凸点和铜柱凸点使用 电镀或者钉头凸点方式制备，具有电导率高、抗电迁移特性好的优点，适用于小 节距的高端芯片场景。焊料凸点以锡基焊料为主，多为二元或三元及以上多元合 金。在封装时，焊料凸点需要再熔化而回流焊接到基板，容易产生形变。

随着芯片尺寸的减小和 SoC，多芯片集成技术的发展，I/O 互联数量增加将导致凸 点的尺寸进一步缩小。虽然目前无铅焊料微凸点的制备技术更成熟，但凸点的尺 寸和节距小于一定值时，无铅焊料将出现界面反应、热疲劳可靠性、跌落冲击可 靠性等可靠性问题，故焊料凸点用于节距较大（100um）的场景，铜柱凸点则是 高密度、窄节距封装的主流。

凸点间距逐渐减小，凸点密度增大带动带宽和功耗双提升。随着电子器件向更轻 薄、微型和高性能进步，凸点间距向 20μm 推进，巨头已经实现小于 10μm 的凸 点间距。在 20μm 时，内部互联使用 TCB 技术，10μm 以下时，混合键合（Hybrid Bonding）技术可以实现更小凸点间距和更高凸点密度。10µm 凸点间距提供大约 400 倍于 200µm 凸点间距的 I/O 数。

混合键合是在一个键合步骤中同时键合电介质和金属键合焊盘，HB 通过分子间 作用力（范德华力）实现而无需引线或者凸点。SiO2 介质间的键合互连提供机械 支撑与电气隔离，金属 Cu 间的相互键合实现芯片的垂直电学互连。混合键合技 术可使用在 FC 倒装，3D 封装和晶圆级封装，具有以下优点：（1）接点尺寸和间 距小，提高 I/O 数量；（2）介电材料取代底部填充剂，节省填充成本；（3）省去凸 点高度，大幅减少芯片厚度。 目前 Cu-Cu 混合键合有三种方式。晶圆到晶圆（W2W）在图像传感领域已经使 用多年，目前也是先进封装异构集成的主要选择，可运用于 HBM 的生产。而芯 片到晶圆（D2W）或芯片到晶圆（C2W）工艺正在深入研究开发中，因为它支持 不同的设计规则、芯片尺寸、晶圆类型和已知的良好芯片实现更加灵活的异构集 成。

2.1.2 重布线（RDL）：延伸出晶圆级封装

RDL（Re-distributed layer）在晶圆表面沉积形成金属层和相应的介质层，并形成 金属布线。传统封装的 I/O 一般分布在芯片的边沿或者四周，在进行 Flip Chip（芯 片倒装）时，I/O 触点会因为缺少引线或引线过于密集而导致连接受限，而 RDL 将芯片上原来设计的 I/O 位置通过晶圆级金属布线工艺变换位置和排列，将其布 局到新的，占位更为宽松的区域，并形成面阵列排布，使芯片能适用于不同的封 装形式。 RDL 的优势主要有三点：1）RDL 的设计能代替部分芯片内部线路的设计，降低 设计成本；2）支持更多的引脚数量；3）RDL 可以使 I/O 触点间距更灵活、凸点 面积更大，从而使基板与元件之间的应力更小、元件可靠性更高。

RDL 主要采用电镀制作，但是大马士革工艺更满足低线宽和多层金属要求。电镀 法的问题在于湿法刻蚀籽晶层时，Cu 线路也会被刻蚀而导致其线宽减小，甚至可 能脱落；而小线宽情况下，较短的刻蚀时间又会导致籽晶层与阻挡层未被完全刻 蚀，而形成残留物。大马士革工艺多用于高密度的 RDL 中，引入化学机械抛光进 行平坦化，并去除多余的铜及种子层。

晶圆级封装是晶圆形态的芯片直接进行封装。传统晶圆封装是将成品晶圆切割成 单个芯片后进行黏合封装。晶圆级封装将保护层黏结在晶圆的底部或顶部，连接 电路后，再将晶圆切成单个芯片，具有封装尺寸小、传输速度高、密度连接高、 生产周期短、工艺成本低等特点。

根据 RDL 分布的凸点位置不同，晶圆级封装（WLP）可分为扇入型（FIWLP） 和扇出型（FOWLP）两种封装类型。 （1）扇入型需要将所有的 I/O 端口都放置在芯片尺寸范围内，所以其布线均由靠 近芯片边缘的 Die Pad 向内部布线到 RDL Pad，得到的最终封装器件的平面尺寸 与芯片本身尺寸相同，通常用于低 I/O 数量（一般小于 400）和较小裸片尺寸的工 艺。 （2）扇出型将 I/O 端口放在芯片尺寸范围外，突破 I/O 引出端数目的限制。扇出 型封装在产品性能，封装体积、成本和效率具有明显的优势，已经广泛应用于诸 多不同功能芯片的封装，例如基带处理器、射频收发器、电源管理芯片、5G 芯片、 生物/医疗器件和应用处理器等。

2.5D/3D 封装中 RDL 也必不可少。在 2.5D IC 集成中，RDL 将硅基板上方芯片的 Bump 和基板下方的 Bump 连接，实现网络的互联和重新分布。在 3D IC 集成中， 如果上下堆叠的不同类型芯片，则需要通过 RDL 将上下层芯片的 I/O 对准，才能 完成电气互联。

2.1.3 硅通孔（TSV）：2D 转向 3D 封装关键技术

TSV（Through Silicon Via）在芯片和芯片之间，晶圆和晶圆之间制作垂直导通孔 并填充金属等导电材料来实现芯片垂直互连，是 2.5D/3D 封装的关键工艺。TSV 技术将芯片上下层的互联路径，或者芯片正面与背面的路径长度缩短，使平面型 的芯片结构拓展到垂直型的叠层结构。TSV 能降低寄生电容和电感，实现芯片间 的低功耗和高速通信，增加宽带和实现封装小型化。

TSV 的关键工艺流程为：深反应离子刻蚀（DRIE）制作 TSV 孔，等离子增强化 学气相沉积（PECVD）制作介电层，物理气相沉积（PVD）制作阻挡层和种子层、 电镀铜（Cu）填孔，化学机械抛光（CMP）去除多余的金属。在 3D 集成时，还 需要进行晶圆减薄和薄晶键合。

由于 Cu 能提升通孔的性能，Via-Middle 和 Via-Last 是主流方案。根据 TSV 和转 接板制作工艺的工序，TSV 分为 Via-First（先通孔），Via-Middle（中通孔），ViaLast（后通孔）。 （1）Via-First 在制作前道工序（Front End Of Line，FEOL）前，先进行通孔结构 制造。晶圆上先进行 TSV 结构的通孔刻蚀，孔内沉积高温电介质，然后填充掺杂 多晶硅，多余的多晶硅通过 CMP 去除。先通孔的尺寸较大（大于 100um），仅能 使用在部分图像传感器产品和 MEMS 产品上。另外多晶硅通孔电阻率较高，导致 先通孔工艺不能广泛运用在有源器件晶圆上。 （2）Via-Middle 在前道工序和后道工序形成的工艺叠层之间加入 TSV。有源器件 制程之后形成 TSV 结构，然后内部沉积电介质，淀积阻挡层钛金属和铜种子层， 最后电镀铜填充通孔，或者化学气相沉积钨金属填充通孔。钨适用于高深宽比 TSV （深宽比大于 10∶1），而铜用于低深宽比 TSV（深宽比小于 10∶1）。中通孔的优 点在于 TSV 结构间距小（小于 100μm）、电阻较小，再布线层通道阻塞最小。但 是中通孔必须适合产品器件性能要求以避免干扰器件和相邻的布线层。另外中通 孔的刻蚀工序、铜电镀工序以及面铜的化学机械抛光工序工艺成本都较高。 （3）Via-Last 是在后道工序（Back End of Line，BEOL）完成后，在晶圆的正面 或背面制作 TSV。正面后通孔的优点在于 TSV 结构的粗略特征尺寸与全局布线 层的特征尺寸相当，进而简化部分集成的制造流程。但是该工艺会阻塞布线通道以及刻蚀难度较高，需要刻蚀整个电介质叠层，导致使用受限。背面后通孔省去 许多背面工艺步骤，例如背面焊料凸点和金属化，从而简化工艺流程，广泛用于 图像传感器和 MEMS 器件。

2.1.4 临时键合/解键合（TBDB）：超薄晶圆背面工艺的支撑

TSV 制造和多片晶圆堆叠键合需要将晶圆减薄。晶圆减薄不会影响其电学性能， 但会显著降低其机械性能。当晶圆减薄至 100μm 以下时，工艺产生的残余应力、 机械强度降低和自身质量的影响，晶圆会表现出显著的柔性和脆性，容易发生翘 曲、弯折或者破裂，不利于进行后续的背面制程工艺（如光刻、刻蚀、钝化、溅 射、电镀、回流焊和划切工序等）。 TBDB 使用载体晶圆（硅、玻璃或蓝宝石衬底）作为临时支撑系统，通过粘合剂 与晶圆暂时性地粘结在一起做后续工艺。当后续工艺完成后，再将载体晶圆与晶 圆分离。随着先进封装与 3D 集成的发展，部分晶圆需要减薄至 30μm 甚至 10μ m 以下，如今 TBDB 技术已经成为面向大尺寸超薄晶圆的拿持与后道工艺加工处 理的重要解决方案。

解键合是器件晶圆与载片分离的工艺，主要有机械剥离法、湿化学浸泡法、热滑 移法和激光解键合法等 4 种方法。机械剥离法通过向上的拉力和旋转的剪切力直 接分离载片和晶圆，但碎片率较高；湿化学浸泡法通过溶剂浸没去除键合胶层， 成本较低，但效率低，不适合量产；热滑移法通过高温软化粘结剂，再施加剪切 力使晶圆侧向滑移出载板，但滑移完成后键合胶易在设备平台残留，影响后续产 品工艺；激光解键合法使用激光透过透明载板，光子能量沉积在光敏材料层诱发 材料的分解、汽化甚至等离子化而失去粘性。同时，快速释放的分解气体会增大 响应层界面的分离压力，促进晶圆的自动分离。激光解键合法可在室温下进行， 并且具有高通量、低机械应力和环境友好等优点，更广泛的应用在大尺寸超薄晶 圆的制造。

2.2 Chiplet（芯粒）：异质异构集成，助力集成电路发展

2.2.1 Chiplet 简介

Chiplet（芯粒）具有较强的异质异构集成特征。Chiplet 将一块功能完善且集成度 很高的裸片拆分成多种具有单一特定功能并可单独设计、测试和生产的小芯片， 再通过先进封装技术集成为系统级芯片组。按封装介质材料及封装工艺分类，异 构集成芯片可采用基于有机基板（SiP 封装）、基于硅基板（2.5D/3D 封装）和基 于重分布层 3 类封装技术。

由于是将不同功能、不同工艺制造的芯粒封装成一个 SoC 芯片，Chiplet 技术相 比 SiP 在成本、规模、周期均有优势。另外，因为使用 2.5D、3D 等先进封装技术 实现芯片上互联，Chiplet 的集成度更高、功耗更低、延迟更低、工作频率更高。

2.2.2 主流厂商导入 Chiplet，提升芯片性能

2.2.2.1 通用图形处理器（GPG-PU）：

AMD 的 MI300 系列采用 3D Chiplet 结构。MI300 系列混合多个 Chiplet，共有三 层。最下层为封装基板，用于承载和连接中间层的芯片。中间层是 4 颗 I/O Die 和 8 颗 HBM3 存储芯粒。最上层的 GPU Die（XCD）或 CPU Die（CCD）均直接覆 盖在中间层的 4 颗 IO Die 上。MI 300X 最上层为 8 颗 GPU Die，适用于各种各样 生成式 AI 应用场景；MI 300A 最上层为 6 颗 GPU Die 和 3 颗 CPU Die，更适用 于 HPC 应用和数据中心上。 MI300 系列的 3.5D 封装混合台积电的的 SoIC 和 CoWoS 技术。XCD 和 CCD 使 用混合键合技术直接 3d 堆叠 4 颗 I/O Die 上，而 I/O Die 和 HBM3 则使用 2.5D 封 装技术连接在底层基板上。3.5D 封装实现远超标准芯片封装技术所能实现的带宽、 延迟和能源效率。

NVIDIA 的 H100 在单个封装内使用单计算芯粒和多存储芯粒互连。NVIDIA 使 用台积电的 CoWoS 技术，仅集成单颗 H100 核心计算芯粒和 6 颗 HBM3 或 HBM2E 存储颗粒。H200 在 H100 的基础上升级为 HBM3E，架构方面暂无变化。

2.2.2.2 服务器处理器芯片：

AMD 从 Zen 架构就开始引入 chiplet 设计。基于最新一代 Zen4 架构的 EPYC9004 系列，采用基于 5 nm 的 12 个 CCD(计算芯粒)和 6 nm 的 CIOD(I/O 芯粒)实现芯片 产品组合。

2.3 国际巨头提前进行技术布局，推出多种基于 Chiplet 的解决方案

随着封装结构中芯片连接方式的变化，新的先进封装工艺不断出现。2D 封装直接 使用 RDL 和 Bump 将芯片连接至基板；2.5D 封装在此基础上引入具有 TSV 的中 介层，多个芯片通过无源的中介层或硅桥连接至基板；3D 封装则进一步将 TSV 置入芯片中，多个芯片直接通过 TSV 与 RDL 实现垂直互连。

2.3.1 台积电

提前布局先进封装，3DFabric 系统整合技术整合资源。台积电 2011 年便宣布进 军先进封装，并展示了通过硅中介层进行子系统集成的技术框架，这一技术框架 即为 CoWoS 的关键技术。由于成本因素，后续台积电推出了更具性价比的 InFO 封装方案。2019 年，台积电正式宣布 3DFabric 系统整合技术，其包括 2D 和 3D 前端和后端互连技术。前端的 TSMC-SoIC（集成芯片系统）用于 3D 硅堆叠，后 端的 CoWoS 和 InFO 系列先进封装技术将其加工成封装设备。

SoIC 是业内第一个高密度 3D 堆叠技术。SoIC（System of Integrated Chips，集成 芯片系统）是基于无凸点混合键合的三维异质集成技术，包括 CoW（chip-on-wafer） 和 WoW（wafer-on-wafer）两种技术。CoW 技术是晶粒层面的互联，极小的键合 间距在将不同尺寸、功能的芯片进行异质集合时，具有小尺寸、高带宽、低功耗、 及更好的电源完整性（PI）、信号完整性（SI）等优点。而 WoW 技术是通过晶圆 堆叠工艺，实现异构、同质的 3D 硅集成，用于高良率节点和同尺寸芯片的应用或 设计，甚至支持与第三方晶圆集成。

CoWoS 是采用无源转接板的 2.5D 封装技术。自 2012 年起，该技术量产 5 代，通 过掩膜版拼接技术，第五代的无源转接板尺寸从接近 1 个光罩面积增至 3 个光罩 面积（2500 mm2）。其工艺特点如下：（1）通过微凸点将多颗芯片并排键合至无源 转接板晶圆上，形成芯片至晶圆（Chip on Wafer，CoW）装配体；（2）减薄晶圆 背面以露出 TSV；（3）制备可控塌陷芯片连接（C4）凸点；（4）切割晶圆并将切 好的晶圆倒装焊至封装基板（On Substrate，oS）上，形成最终的 CoWoS 封装。

根据中介层（Interposer）的不同，CoWoS 包含 CoWoS-S/R/L 三种类型。 （1）CoWoS-S 采用硅作为中介层，应用最为广泛； （2）CoWoS-R 基于 InFO 技术，利用 RDL 作为中介层互连各 chiplets，可用于 HBM（高带宽存储器）和 SoC 异构集成中。RDL 中介层具有相对较高的机械灵 活性，可以扩大封装尺寸来满足更复杂的功能需求； （3）CoWoS-L 结合了 CoWoS-S 和 InFO 技术的优点，使用 RDL 与 chiplet 作为 中介层，LSI（Local Silicon Interconnect）芯片用于进行芯片间互连，RDL 层用于 电源和信号传输，具有较高的集成灵活性。

InFO 使用聚酰胺薄膜代替 CoWoS 中的硅中介层，更具性价比，包括 InFO_PoP 和 InFO_oS。 （1）InFO_PoP 结合 FOWLP 与 PoP 封装，是业界首款 3D 晶圆级扇出封装，应 用于移动手机的应用处理器（AP）。具体而言，InFO_PoP 将不同类型的芯片在垂 直方向上堆叠在一起，下层为 FOWLP 封装的芯片，上层为 DRAM 等被动芯片， 封装之间通过 TIV（Through Info Via）进行电气互联。由于没有有机基板和 C4 凸 点，InFO_PoP 制作出的芯片面积和体积更小，电气和热性能更好。 （2）InFO_oS 通过更高密度的再分布层（RDL）及其微凸起连接到带有 TSV 的 基板，集成多个先进的逻辑芯片，应用于及高性能计算（HPC）和 5G 通信。

SoIC 技术可和 CoWoS 或 InFO 进一步集成，实现更小尺寸和更薄外形。从外观 上，新集成的芯片和普通的 SoC 芯片一样，但嵌入所需的异构集成功能

先进封装需求强劲，台积电持续扩产加码产能。根据 2023 年法人说明会，公司目 前产能无法充分满足客户需求，这一状况将持续到明年。2024 年先进封装产能计 划倍增但仍不满足客户需求，将持续扩产到明年。公司预计 CoWoS、3D-IC、SoIC 未来几年 CAGR 至少达到 50%以上。

2.3.2 英特尔

英特尔的先进封装主要关注互连密度、功率效率和可扩展性三个方面。其中， Foveros 和混合键合技术主要关注功率效率、互连密度方面，而 Co-emib 和 ODI 技 术则聚焦于可扩展性特点。从 Foveros 到混合键合技术，英特尔封装的凸点间距 逐渐减小，使系统拥有更高的电流负载能力、更好的热性能。

EMIB（Embedded Multi-Die Interconnect Bridge，嵌入式多芯片互连桥接）是一 种 2.5D 堆叠技术。其在有机基板上加入若干超薄的（厚度一般小于 100 μm）、高 密度的硅桥（Silicon Bridge），并定制化裸片边缘的 I/O 引脚实现芯片间的互连。

EMIB 可使芯片进行局部高密度互联且不限制芯片的集成数量，也可灵活放在基 板任意需要互联的地方而不影响基板上其他线路的布局布线，并且比全尺寸的硅 中介层成本更低。

Foveros 首次将芯片堆叠从传统的无源中介层和内存等扩展到高性能逻辑芯片。 Foveros 封装技术采用 3D 堆栈来实现逻辑对逻辑的集成，最下层为封装基板，上 面安放底层芯片（Bottom Chip）作为主动中介层。在中介层上可以放置不同的芯 片或模块，中介层通过大量的 TSV 联通上下的焊料凸点让上层芯片或模块与系统 其他部分通信。这种堆叠模式为设计人员提供了极大的灵活性，使产品可以分成 更小的小芯片(chiplet)或块(tile)，其中 I/O、SRAM 和电源传输电路在基础芯片中 制造，高性能逻辑小芯片或块堆叠在顶部。

Foveros Omni 和 Foveros Direct 是凸点间距更低的 Foveros 技术，并在 2023 年 进行量产。 （1）Foveros Omni 允许裸片分解，可将不同晶圆制程节点的多个顶片与多个基片 进行混合搭配，使得模块设计更加灵活，性能提高不再受到限制。Foveros Omni 使 用侧边铜柱直接链接上方大芯片和底下各个小芯片，提升供电效率，并且凸点间 距进一步缩减至 25μm。 （2）Foveros Direct 采用无焊料铜与铜的混合键合以实现低电阻互联。Foveros Direct 的凸点间距小于 10μm，大幅提升 3d 堆叠的互联密度和带宽，并且实现功 能单元分区，让模块化设计灵活化和定制化。

Co-EMIB 融合 EMIB 和 Foveros，兼顾垂直互联和水平互联，真正发挥高密度微 缩。Co-EMIB 封装时先采用 Foveros 的方法，将多块芯片垂直堆叠成不同的组块， 再利用 EMIB 封装将这些组块通过硅桥连接。不论是水平互连还是堆叠互连，单 片与单片之间都能实现接近 SOC 级高度整合的低功耗、高带宽、高性能，并且具 有高度的灵活性。

为满足更高算力需求，英特尔或率先推出用于下一代先进封装的玻璃基板。与有 机基板相比，玻璃基板具有超低平面度（flatness）、更好的热稳定性和机械稳定性 等独特性能，有望使互连密度和光互连集成度提高 10 倍，并且实现高度的超大尺 寸封装良率。英特尔发布的玻璃基板不是用玻璃取代整个基板，而是取代有机封 装中类似印刷电路板的有机材料。同时，RDL 仍然分布芯片的侧面，为各种焊盘 和焊点之间提供实际的通道。英特尔的玻璃基板计划在未来几年内向市场推出， 最初将被用到需要更大外形封装，如数据中心、人工智能、图形和高酸性能的市 场中。

2.3.3 三星

沿着水平集成和垂直集成的方向，三星也开发出 2.5D 封装技术，如 I-Cube 和 HCube，以及 3D 封装技术 X-Cube。

根据中介层类型不同，I-Cube 分为 I-Cube S 和 I-Cube E 两种类型。I-Cube 将单 个逻辑芯片层和多个堆叠式存储器芯片层水平并排放置，实现高速度和高散热。 基于 TSV 和 BEOL 技术，I-Cube 的芯片实现各自的功能并和谐共存。 （1）I-CUBE S 将一块逻辑芯片与一组高带宽存储器(HBM)裸片水平放置在硅中 介层上，具有高算力、高带宽数据传输和低延迟等特点。最新的 I-CubeS 8 的硅中 介层拥有 3 倍标线尺寸，可容纳 8 个 HBM 和 2 个逻辑裸片。 （2）I-Cube E 在中介层中采用嵌入式硅桥裸片代替 TSV，具有成本更低和精细成 像优势。可容纳 12 个 HBM 的 I-CubeE 预计在 2025 年实现量产。

H-cube 采用混合基底结构，由中介层、小间距基板和模块基板构成，旨在解决半 导体行业面临的单元印制电路板（PCB）短缺问题。小间距基板面积更小更平价， 但 ABF 基板凸点间距可从 1mm 缩小到 0.4mm 甚至更小。模块基板尺寸较大 （200x200mm2），能够按照更大的系数扩展 I/O 数量或附加组件，并且由于规格 要求宽松，成本比小间距基板便宜。

X-Cube 运用晶圆上芯片(CoW)、晶圆上晶圆(WoW)和硅通孔(TSV)技术，垂直堆 叠组件。垂直堆叠大幅地节省芯片上的空间，并压缩芯片之间的距离实现超高垂 直互连密度和更低的寄生效应及减少整体面积。3D 集成能大幅降低大型单片芯片 的良率风险来保持低成本、高带宽和低能耗等优势。根据凸块链接方式不同，XCube 包括 X-Cube（微凸块）和 X-Cube（无凸块）。 （1）X-Cube（微凸块）采用 25µm 的微凸块间距和 40µm 的硅片厚度，将于 2024 年开始量产。（2）X-Cube（无凸块）只有 4µm 的微凸块间距和更薄的 10µm 硅片厚度，将于 2026 年开始量产。

3 封装材料：先进封装发展带来增量空间

技术迭代增加工艺环节，进一步带动材料需求。2D 封装涉及 Bump 和 RDL 的制 造，需要光刻、电镀和刻蚀等环节。2.5D 和 3D 封装进一步引入 TSV，而 TSV 的 制造需要刻蚀、沉积、电镀、抛光等环节。 受 AI 和 HPC 等因素带动，先进封装整体市场规模不断提升。根据 Yole 数据， 受 5G、AI、HPC 等因素影响，2022 年全球封装市场规模约为 950 亿美元，其中 先进封装市场规模为 443 亿美元，占比 47%；预计到 2028 年，全球封装市场规模 将达到 1433 亿美元，其中先进封装市场规模 786 亿美元，占比 55%，相应 CAGR 为 10.03%。根据集微网，中国 2023 年先进封装产值预计 1330 亿元，约占总封装 市场的 39%，仍低于全球平均水平。 根据 SEMI 发布的《2023 年年中半导体设备预测报告》中的数据，预计 2023 年全 球半导体设备支出将同比减少 19%至 874 亿美元，主要由于宏观经济形势的挑战 和半导体需求的疲软。但是 2024 年将强劲回暖至 1000 亿美元，同比增长 14%。 虽然大陆企业起步时间较晚，目前市场份额较低，但受益于国产化巨大的市场空 间、国内成本优势和产业配套需求，叠加工艺环境的增多、全球先进封装产值上 升和半导体设备投资额回升，有望带动中国先进封装材料行业需求增长。

3.1 芯片载体材料：IC 载板

IC 载板又称封装基板，是芯片封装的关键材料材料，是裸芯片和外界电路之间的 桥梁。IC 载板主要两个作用，一是提供机械支撑和保护，并增强芯片的散热能力； 二是为上层芯片和下层电路板进行电气及物理互联，甚至可以埋入无源，有源器 件以实现一定的系统功能。 倒装芯片类封装基板成为先进封装中核心基板产品。传统的 IC 封装采用金属引 线框架作为芯片的载体，由于芯片功能增加，I/O 端口需求的增多，面阵封装形式 取代传统封装形式，由此产生封装基板作为新型的载体。基板封装具有引脚数量 多，封装尺寸小和优良的电学性能，包括引线键合类基板及倒装芯片类基板。根 据中半协封装分会，中低端的引线键合类基板占比封装总成本约 40%~50%，而高 端倒装芯片类基板的成本占比高达 70%~80%。随着先进封装技术的发展，倒装芯 片类基板已经取代引线键合类基板。

按照基板材料及应用的不同，封装基板可分为为硬质封装基板、柔性封装基板和 陶瓷封装基板，其中硬质封装基板应用最为广泛。硬质封装基板进一步按材料划 分为 ABF 封装基板、BT 封装基板和 MIS 封装基板，其中 ABF 封装基板和 BT 封 装基板应用最为广泛。 BT（Bismaleimide Triacine）是一种双马来酰亚胺与氰酸酯树脂合成的热固型树脂。 BT 基板具有高玻璃化温度、优秀的介电性能、高耐热性等性能，主要应用于存储， 射频类芯片与 LED 芯片等对可靠性要求较高的芯片。 ABF（Ajinomoto Build-Up Film）是在环氧树脂中加入玻璃微粉压合制成的不含玻 纤的片状半固化材料，能很好实现半加成（SAP）工艺，适合制造精细线路。ABF 基板与半导体先进制程相匹配，满足其细线路、细线宽的要求，主要用于 CPU、 GPU、FPGA、ASIC 等高运算性能 IC。

海外厂商主导 IC 载板生产，国产化率低。目前全球 IC 载板的供应商主要来自日 本、韩国和中国台湾，市场份额高度集中，行业 CR10 超过 80%。日本的揖斐电、 新光电气、京瓷集团技术实力强劲，占据利润率最高的 CPU 市场；韩国的三星电机、信泰和中国台湾的欣兴电子、南亚电路等公司具有产业链优势，也占有市场 重要份额。中国大陆厂商由于起步较晚，加上关键原材料及设备和工艺的差距， 在产品种类和市场占有率上处于落后地位。国际厂商以制造 FC-BGA 类封装基板、 ABF 封装基板等高附加值产品为主，而内资厂则以 WB-CSP/BGA 封装基板、FCCSP 封装基板、BT 封装基板为主。根据台湾电路板协会和 Prismark 统计，2022 年中国大陆市场 IC 封装基板行业（含外资厂商在大陆工厂）产值为 34.98 亿美元， 中国 IC 封装基板企业如深南电路、兴森科技、和美精艺等产值约 5.71 亿美元， 国产化率为 16.32%，占全球 IC 封装基板总产值仅有 3.2%。

ABF 载板是先进封装特别是倒装技术的主流材料。先进封装技术中，FC BGA/CSP， Fan-out on Substrate，Embedded Die，2.5D/3D 等均需用到 IC 载板，其中 FC BGA 为主流的先进封装技术。FC BGA 封装中主要使用 ABF 载板，并且大约一半的 UHD FO 和 2.5D/3D 也会用到 ABF 载板。根据台湾电路板协会，2022 年 ABF 载 板的产值约为 96.6 亿美元，占比载板产值的 54.1%。

高阶算力需求和先进封装带动 ABF 载板需求，逐渐供不应求。AI 应用的发展催 生算力需求主流，AI 服务器是异构形式的服务器，主流框架为 CPU+GPU 架构。 而 Chiplet 技术能进行异质构成，将不同制程和不同性质的芯粒集合到一个芯片 内，提高了 I/O 数量和布线密度，对 ABF 载板的层数、面积、线路密度都有更高 要求，驱动 ABF 载板需求。先进封装技术的迭代也会增加 ABF 载板需求，如 CoWoS使用的高阶ABF，其面积、层数都高于FC BGA，但是良率远低于FC BGA ， 导致 ABF 载板的需求有望进一步提升。根据工研院产科国际所，2024 年和 2025 年 ABF 载板都将供不应求，供给缺口将达 5%、8%。

上游核心原材料不足使得 ABF 载板行业产能扩张受限。目前 ABF 树脂由日本味 之素集团研发并垄断。2022 年全球 ABF 材料产值约为 4.7 亿美元，仅味之素集团 就有 96.4%的市占率。针对供给缺口，味之素集团在 2022 年和 2023 年共投入 180 亿日元进行扩产，预计 2025 年产能有望达到 3750 万平方米。

3.2 电镀材料：电镀液

电镀程序是先进封装中必不可少的工序。电镀工艺是利用电流在使电解质溶液中 的金属阳离子在电极表面还原并沉淀，从而形成一层薄且连续的金属或合金镀层。 在先进封装中，电镀工艺广泛应用在凸点（bump）和再布线层（RDL）的制造， 和硅通孔（TSV）的金属填充中。

铜互联为先进封装电镀材料的最大细分市场。根据 TECHCET 预测，2023 年全球 半导体用电镀化学品市场规模约为 9.9 亿美元，2024 年将增长 5.6%至 10.47 亿美元，主要成长来自于集成电路中互联层的增加、先进封装中对 RDL 和铜柱凸点的 使用增加。

电镀铜工艺为最适合硅通孔填充的工艺。硅通孔的互联需要通过通孔填充导电材 料实现，主要方法有化学气相沉积法和电镀法。化学气相沉积适用于孔径在 2μm 以下的通孔，但先进封装的通孔通常在 5μm 以上，从效率和成本上电镀法更具优 势。此外电镀铜工艺还有沉积速率快，铜沉积层的均匀性好，与 FEOL 和 BEOL 工艺兼容性好等优点。

硅通孔电镀原材料为电镀液，电镀液包括电镀原液（基础镀液）和添加剂。电镀 液提供电镀填充所需要的金属离子，良好的电镀环境。添加剂改善硅通孔的电镀 质量，提高电镀效果。 （1）电镀原液主要采用硫酸铜（CuSO4•5H2O、硫酸、微量氯离子）和甲基磺酸铜 （Cu(CH3SO3)2、甲基磺酸、微量氯离子）体系。CuSO4•5H2O 和 Cu(CH3SO3)2 是 提供 Cu2+的主盐，硫酸和甲基磺酸增强电镀原液的电导率和 Cu2+的分散能力，氯 离子降低阳极极化率。硫酸铜体系的材料价格更低，但甲基磺酸铜体系中的 Cu2+ 含量更高，镀铜效率更快，更适合填充具有更小开口孔径和更大深宽比的 TSV， 因此甲基磺酸铜类电镀原液在实际运用中更广泛。 （2）添加剂主要包括整平剂、加速剂、抑制剂等。整平剂改善镀层表面的平整性， 加速剂有利于电镀沉积金属铜的晶体的形核，抑制剂吸附在晶圆的水平表面或通 孔的孔口，影响电镀填充的方式。通过不同的添加剂浓度配比，可以实现不同填 充方式的控制，最终针对不同孔径和深宽比的硅通孔实现无缺陷填充。

凸点中铜柱凸点和焊料凸点需要用到电镀工艺。铜柱凸点在芯片焊盘上电镀铜柱 后，再在铜柱表面电镀可焊性镀层。焊料凸点则直接在芯片是电镀焊料层，经回 流后形成焊料凸点。铜柱凸点高度一致性好、可靠性高、截距窄，是目前凸点的 主流应用方向。

铜柱凸点的电镀材料为电镀液，体系和硅通孔类似，由电镀铜基液和添加剂组成。 电镀铜基液有硫酸铜和甲基磺酸铜两大体系。硫酸铜体系材料价格较低，工艺易 受控制，同时电镀液对杂质不敏感，应用更为广泛。添加剂主要为整平剂、加速 剂，一般不需要抑制剂。 高端电镀液受国外垄断，成为制约我国高端芯片制造的关键瓶颈。因为不同电镀 液的性质和电镀参数存在差异，所以大部分电镀液供应商会和电镀设备供应商合 作来确定电镀液和电镀设备的匹配程度。铜互连电镀基础镀液和添加剂主要供应 商为美国、德国、法国，其中美国麦德美乐思约占全球份额的 80%。14nm 以下所 需的高纯硫酸铜和 7nm 以下所需的硫酸钴电镀基液和添加剂，完全被国外公司垄 断。先进节点的大马士革电镀、先进封装通孔电镀、RDL/Bump 电镀液添加剂配 方和工艺参数被美国乐思化学、杜邦公司、德国安美特公司、日本石原产业株式 会社等公司掌握。国内上海新阳能提供芯片铜互连电子电镀专用化学品，其超纯 镀液可覆盖到 14 nm 技术节点，但基本原材料仍依赖进口。

3.3 包封保护材料：环氧塑封料

环氧塑封料（Epoxy Molding Compound，EMC）是最主要的包封材料，占据电 子封装领域 97%以上市场份额。环氧塑封料以环氧树脂为基体树脂，用高性能酚 醛树脂为固化剂，加入硅微粉等填料，以及添加多种助剂加工而成的热固性化学 材料。主要用于保护半导体芯片不受外界环境的影响，并提供导热、绝缘、耐湿、 耐压、支撑等复合功能。根据华海诚科反馈回复，传统集成电路封装中，EMC 占 比下游产品成本（不含芯片）约为 10%-25%，先进封装中，EMC 占比约为 4%- 10%。

环氧塑封料属于配方型产品，随封装技术迭代和客户需求不同而改变原材料占比。 不同封装技术及应用领域对环氧塑封料的性能要求存在差异，但先进封装的技术 水平与产品性能要求较传统封装更高，如先进封装要求环氧塑封料在通过 JEDEC（固态技术协会）标准下的潮敏等级试验（MSL）、高低温循环试验（TCT）、高 压蒸煮试验（PCT）等所有的考核后仍实现零分层、并保持良好的电性能。并且不 同客户在产品的工艺性能，如固化时间、流动性、冲丝、连续成模性、气孔率、 分层、翘曲等和应用性能，如可靠性、热性能、电性能等具有不同需求，环氧塑 封料的配方也需要进行对应的优化或调整。

先进封装类环氧塑封料主要为外资厂商占据，国产化空间巨大。根据智研咨询数 据，国内环氧塑封料产能超 14 万吨，占比全球产能的约 35%，已成为世界最大的 环氧塑封材料生产基地，2022 年中国半导体用环氧塑封料市场规模约为 84.94 亿 元。根据华海诚科 2023 年招股说明书测算，先进封装用环氧塑封料市场规模占比 约为 6.3%。我国环氧模塑料在中低端封装产品已规模量产，但是高端环氧塑封料 产品基本被国外品牌产品垄断。国内厂商华海诚科、衡所华威等以满足内需为主， 大部分集中在基础类环氧塑封料。目前先进封装用环氧塑封料在 QFP、QFN、模 组类封装领域已实现小批量供货；应用于 FC-CSP、FOWLP、WLCSP、FOPLP 的 产品成熟度仍然较低。

3.4 粘合材料：电子胶粘剂

电子胶粘剂是用于电子相关产品的电子元器件保护、电气连接、结构粘接和密封、 热管理、电磁屏蔽等功能的胶粘剂。在半导体封装中，电子胶粘剂可作为芯片粘 接材料、导热界面材料、底部填充材料、晶圆级封装用光刻胶等，用于芯片粘接、 保护、热管理、应力缓和等。

芯片粘接材料是用于芯片与芯片载体间黏接的封装材料。在先进封装中，芯片粘 结材料可用于芯片堆叠及多芯片粘结和倒装芯片粘结中，大部分传统封装的芯片粘结材料可以在先进封装中继续使用。导电胶是主要的芯片粘接材料，根据Market Insights Report 数据，2026 年全球导电胶市场规模将达到 30 亿美元。全球导电胶 生产企业主要有德国汉高、日本住友、日本三键、日本日立、陶氏杜邦、美国 3M 等，从竞争格局来看，全球导电胶市场呈现较高的集中度，CR3 高达 78%，其中 汉高占比就高达 60%。我国导电胶产量约占全球总量的 40%左右，销售额占比约 26%，但是我国导电胶行业产品主要集中在中低端领域，在部分中高端产品细分 市场，国产导电胶正在逐步替代进口产品。 底部填充胶是倒装，2.5D/3D 封装的关键材料，填充在芯片和基板、芯片和芯片 的缝隙中。底部填充胶的原料以环氧树脂为主，加入球形硅微粉、固化剂、促进 剂等，能缓解芯片、焊料和基板三者因热膨胀系数不匹配产生的内应力，分散芯 片正面承载应力，起到提高芯片抗跌落与热循环可靠性和保护焊球的作用。 根据新思界产业研究中心统计，受益于 CSP/BGA 市场的普及率上涨，2022 年全 球底部填充材料市场规模约 6.1 亿美元，同比增长 8.9%。目前全球主流的底部填 充胶供应商有纳美仕、昭和电工、汉高等，高端应用国产底部填充剂尚未导入。

3.5 核心无机填充物：硅微粉

硅微粉是以结晶石英、熔融石英等为原料，经研磨、精密分级、除杂等多道工艺 加工而成的二氧化硅粉体材料，按形状可分为角形和球形硅微粉。球形硅微粉主 要有以下优点：1）表面流动性好，填充率高，热膨胀系小，使得导热系数低，接 近单晶硅的热膨胀系数，因此提高电子元器件使用性能；2）应力集中最小、强度 最高，提高微电子器件成品率，并且便于运输和安装；3）摩擦系数小，提高模具 使用寿命；因此球形硅微粉在大规模集成电路封装和 IC 基板行业应用较多。

球形硅微粉是 IC 载板、环氧塑封料、底部填充胶的主要无机填充物。IC 载板中 球形硅微粉添加比例（重量比）超过 40%，赋予覆铜板较好电性能，如理想介电 常数和极低介质损耗。硅微粉是环氧塑封料最主要的填料剂，占比约为 70%-90%。 硅微粉质量决定环氧塑封料的性质。中低端环氧塑封料多采用角形硅微粉，高端 器件封装用的环氧塑封料多以球形硅微粉为主，其填充量最高可达 90.5%。底部 填充胶中硅微粉的含量在 50%~70%，塑封底部填充的含量更高，可达 80%。

球形硅微粉价格较高，龙头企业市占率高，技术封锁导致高端球形硅微粉长期依 赖进口。目前球形硅微粉，生产工艺复杂，价格较高，约 15000 元/吨，其中供给 覆铜板厂商的小粒径、表面改性球形硅微粉，均价约 30000 元/吨。国内自给率偏 低，高端产品主要依赖于进口。根据粉体技术网数据，目前全球球形硅微粉主要 由日企占据，日本电化、日本龙森、日本新日铁三家公司占据全球 70%左右的市 场份额，而日本雅都玛公司则垄断了 1 微米以下的球形硅微粉市场。国内的联瑞 新材、华飞电子、壹石通积极布局高性能球形硅微粉和球形氧化铝粉体等产品产 能，有望在未来 2-3 年集中建成投产，进一步实现高端芯片封装填充粉体的国产 替代。

3.6 光刻材料：光刻胶、PSPI 及掩膜版

光刻技术通过曝光将掩膜版上的图形转移到衬底，是一种电路图案绘制工艺。具 体工艺流程如下：先在衬底上涂覆光刻胶；然后光刻胶通过掩膜版照射到光刻胶 上，被曝光的光刻胶发生化学反应；接着进行显影将曝光区域或者未曝光区域的 光刻胶溶解去除；最后使用刻蚀工艺，未被光刻胶覆盖的区域被刻蚀掉，从而把 掩膜版的图形转移到衬底上。随着图形线条的缩小，光刻技术向高分辨力、高深 宽比、更快显影速度、完整剥离图形轮廓等方向发展。

光刻胶、PSPI 和掩膜版是主要的光刻工艺的辅材或耗材。

（1）光刻胶是由感光树脂、增感剂和溶剂组成的光敏混合液体。按照化学反应机 理和显影原理光刻胶可分为负性光刻胶和正性光刻胶。正性光刻胶曝光后，曝光 部分溶于显影液；负性光刻胶曝光后，曝光部分不可溶解并硬化生成图形，未曝 光部分溶解。正性光刻胶在分辨率和对比度方面表现出色，可用于处理更小尺寸 的图形。按照光刻波长，光刻胶可分为紫外光谱、g 线（436nm）、i 线（365nm）、 KrF（248nm）、ArF（193nm）、EUV（13.5nm）等材料。封装用光刻胶分辨率要求 为微米级的厚胶、紫外光谱、g 线、i 线即可。

（2）聚酰亚胺（PI）是一种具有良好介电性能、高力学强度和强耐热性的高分子 材料，但其不具备光敏性，需要搭配光刻胶使用。光敏聚酰亚胺（PSPI）兼具 PI 的优良综合性能及光刻胶的光敏感特性，在使用时可以省去传统光刻工艺中光刻 胶涂覆、刻蚀和去胶步骤，能提高生产效率，并在光刻结束后留存在特定区域形 成器件所需的介电绝缘层。根据光化学反应机理的不同，PSPI 也可分为正性 PSPI 和负性 PSPI。目前负性 PSPI 易得到厚膜，是市场主流产品。但正性 PSPI 具有更 高分辨力及在碱性溶液下即可显影，对环境影响小，未来需求量更多。除光刻用 外，在封装中 PSPI 还可用作应力缓冲层、绝缘层和层间绝缘材料。

（3）掩膜版是图形信息的载体，通过曝光过程，将图形转移到基体材料上，从而 实现图形的转移。掩膜版连接工业设计和工艺制造，其精度和质量会直接影响下 游制品的良品率。按应用领域来看，掩膜版可分为半导体芯片、平板显示、电路 板和触控等类型。半导体掩膜版在最小线宽、CD 精度、位置精度、套刻层数等重 要参数方面，均显著高于平板显示、PCB 等领域掩膜版产品。半导体掩膜版可用 于 IC 制造、IC 封装、器件制造、LED 芯片外延片制造等；按生产厂商分，半导 体掩膜版厂商分为晶圆厂自建配套工厂和独立第三方掩膜厂商两大类。

随着集成电路的逻辑、功能、复杂性、集成度不断提高，封装需要的引脚数量增 多，封装形式更加复杂化，需要使用光刻技术进行封装图形的大批量复刻。光刻 技术满足先进封装中线条图形的高精度要求，可用在高密度基板及中介转接层、 高密度 Bumping 成型、RDL 制造、TSV 制造及晶圆级封装等先进封装中。光刻图形的分辨力及光刻胶的厚度在微米级，结合光刻和电镀可以制造节距为数微米至 数十微米的铜凸点。在 RDL 制造、TSV 制造和晶圆级封装中，光刻工艺先在绝缘 层上绘制图案，再根据图案使用电镀、刻蚀形成金属线路。

国内光刻胶起步较晚，与国外先进光刻胶技术相比，产品落后 2~3 代，目前集成 电路用光刻胶等高端产品仍需大量依赖进口。根据智研咨询数据，全球高端半导 体光刻胶主要被日本和美国垄断。2022 年日企全球市占率约 80%，处于绝对领先 地位。主要厂商包括东京应化、JSR、富士、信越化学、住友化学等。根据中国电 子材料行业协会，2022 年中国集成电路 g/i 线光刻胶市场规模总计 9.14 亿元，其 中封装用 g/i 线光刻胶市场规模 5.47 亿元，预计 2025 年将增长至 5.95 亿元。当前 我国 g/i 线光刻胶的国产化率约为 20%，KrF 光刻胶整体国产化率不足 2%，ArF 光刻胶整体国产化率不足 1%，EUV 仍暂处于空白状态。 国内 PSPI 处于起步阶段，需求高度依赖进口。根据新思界产业研究中心，2022 年全球 PSPI 市场规模达到 4.2 亿美元，同比增长 19.6%。全球光敏聚酰亚胺 PSPI 的核心厂商包括 Toray，HD Microsystems 等。根据恒州博智数据，2022 年全球前 三大 PSPI 厂商占有大约 93.0%的市场份额。我国 PSPI 光刻胶行业尚处于起步阶 段，部分企业已经掌握生产技术，如鼎龙股份，明士新材料等。

掩膜版进口受限，但中国半导体掩膜版国产化率仅 10%左右，高端掩膜版国产化 率 3%，国产替代空间广阔。根据 Semi 数据，2022 年全球半导体光掩膜版市场规 模 52.36 亿美元，其中第三方掩膜版厂商规模占比 30%。2022 年第三方掩膜版市 场被美国 Photronics、日本 Toppan、日本 DNP 三家公司占据 80%以上市场规模。 根据前瞻产业研究院数据统计，2022 年我国半导体光掩膜版市场规模约为 74 亿 元。当年国内清溢光电和路维光电分别占比 6%、5%。但 2022 年美国已经将 250nm 制程节点以下的掩膜版纳入限制清单，我国进口国外先进制程掩膜版将受阻，国 产替代进程有望加速。

3.7 CMP 材料：抛光液和抛光垫

化学机械抛光(Chemical mechanical polishing，CMP)是在一定的压力及抛光液的作 用下，被抛光的晶圆对抛光垫做相对运动，通过纳米磨料的机械研磨作用与化学 试剂的化学作用结合，使被抛光的晶圆表面达到高度平坦化、低表面粗糙度和低 缺陷的结果。CMP 材料包括抛光液、抛光垫、调节剂、清洗剂和其他材料，其中 抛光液和抛光垫占据成本主要部分，价值占比分别为 49%、33%，是 CMP 工艺的 核心材料。

先进封装中硅通孔需要对硅进行减薄以显露出 TSV，会应用 CMP 工艺。而倒装， 晶圆级封装，2.5D/3D 封装等技术，对引线尺寸要求更小更细，因此会应用大量光 刻和干法刻蚀工艺，对晶圆的全局平坦化程度要求非常高，也会用到大量 CMP 工 艺。

根据硅通孔化学机械抛光对晶圆背面的和正面的不同要求，硅通孔化学机械抛光 液主要分为正面阻挡层 CMP 和晶圆背面 CMP，分别用于硅通孔铜淀积后的正面 抛光和晶圆背面硅通孔结构的铜暴露及平坦化。： （1）阻挡层能解决衬底铜污染、铜与 SiO2 粘附性差及形成的高阻铜硅化物等问 题，覆盖在通孔以外的阻挡层需要通过 CMP 去除。CMP 去除工艺主要包括三步， 首先是对晶圆进行粗抛，去除覆盖面铜 Cu；然后是去除表面残余铜并停留在扩散阻挡层，初步实现表面平坦化；最后是抛光阻挡层材料，去除介质层，在停止层 结束抛光过程，完成整个平面的全局平坦化。 （2）对于硅通孔的 Via-middle 技术，正面加工的 TSV 先在正面采用临时键合工 艺，再在背面进行进行减薄和抛光，以实现露孔处理和互联引出。背面处理有硅/ 铜晶圆背面 CMP 和铜/绝缘层晶圆背面 CMP 两种工艺抛光液可以选择。硅/铜晶 圆背面 CMP 直接使用对硅和铜有相近抛光速率的抛光液进行直接研磨，对抛光 液的要求较高：铜/绝缘层晶圆背面 CMP 是使用减薄工艺将铜柱显露出，然后化 学气象沉积绝缘材料进行镀膜，最后进行化学机械抛光，平坦化表面铜柱。

抛光垫的合理选择对于控制和优化 CMP 过程有重要作用。抛光垫能把存储抛光 液及输送抛光液至抛光区域，将氧化产物、抛光碎屑等副产物带出抛光区域，并 形成一定厚度的抛光液层为化学反应和机械去除提供发生场所。抛光垫可分为硬 质和软质两类，硬质抛光垫保证工件表面的平面度，软质抛光垫获得表面损伤层 薄和表面粗糙度低的抛光表面。随着 CMP 过程的进行，抛光垫的物理及化学性能 出现变化，会发生表面残留物质、微孔体积缩小和数量减少、表面粗糙度降低及 表面分子重组等问题，降低抛光效率和抛光质量。因此抛光垫的使用寿命较短， 仅为 45-75 小时，属于高性能抛光耗材。

根据智研咨询数据，2022 中国 CMP 抛光行业市场规模约为 45.45 亿元，其中抛 光液市场规模 20 亿元，抛光垫市场规模 15.48 亿元。全球 CMP 抛光液市场主要 被卡博特、日立、FUJIMI、慧瞻材料等垄断，而全球抛光垫市场主要被陶氏(Dow) 垄断。国内抛光液龙头安集科技是国内唯一一家能提供 12 英寸 IC 抛光液的本土 供应商。抛光垫龙头鼎龙股份是国内唯一一家全制程抛光垫供应商。

3.8 临时键合材料：临时键合胶

临时键合胶是把晶圆和临时载板黏接在一起的中间层材料，是晶圆减薄的关键材 料。临时键合胶可用于需要在减薄晶圆上制造再布线层的晶圆级封装或需要在减 薄晶圆上进行 CMP 等 TSV 相关工艺的 2.5D/3D 封装。 临时键合胶由基础黏料加入助剂混合配比形成，其材料性能由基础黏料的性质决 定。基础黏料包括热塑性树脂、热固性树脂、光刻胶等。临时键合胶需要热和化 学稳定性高、黏接强度高、机械稳定性好、均一性好、操作性好等重要性能。

根据物理形态不同，临时键合胶分为蜡状物、复合胶带、和旋转涂敷黏合剂。蜡 状物键合胶是最早使用的临时键合材料，但是其复杂的解键合和清洗过程影响大 规模使用。复合胶带键合胶采用双面结构，热释放层与晶圆结合，黏结层与临时 载板表面结合，经加热后，可以解键合。复合胶带的工艺简单，普遍运用在超薄 晶圆加工。旋转涂敷黏合剂是目前最常用的临时键合胶，其材料可以通过旋转涂 敷的方法在物体表面形成图层。 根据恒州博智统计，2022 年全球临时键合胶市场销售额达到了 13 亿元，预计 2029 年将达到 23 亿元，CAGR 约 8.2%。全球核心厂商包括 3M、Daxin Materials 等， 行业 CR3 超过 40%。而亚太地区是全球最大的市场，占有超过 70%的市场份额。 中国大陆临时键合胶行业起步时间较晚，目前实现规模化量产的企业数量较少， 国内鼎龙股份、飞凯材料等公司均有涉及。

（本文系转载2024年半导体封装材料行业深度报告：“后摩尔时代”，国产材料助力先进封装新机遇 - 报告精读 - 未来智库 (vzkoo.com)，如有侵权，请联系18948316919删除，谢谢！）